Hace un lustro, la agencia estadounidense DARPA inició un programa destinado a acelerar el cifrado totalmente homomórfico, conocido por sus siglas en inglés como FHE, y consistente en un método matemático que protege los datos mediante un algoritmo resistente a la computación cuántica, pero que, a la vez, permite realizar cálculos y operaciones sobre información cifrada sin necesidad de descifrarla en ningún momento. El desarrollo de esta tecnología requería abordar un sistema integral desde la teoría matemática hasta el diseño de los circuitos, un reto que han aceptado varias startups estadounidenses, así como el gigante de los semiconductores Intel.
El principal obstáculo en esta carrera es el gran incremento del tamaño de los datos cuando han sido encriptados, ya que el volumen de la información supera en varios órdenes de magnitud al del texto original. Además, cualquier sistema que trabaje cumpliendo los principios del cifrado totalmente homomórfico requiere procesar números de gran magnitud ejecutando operaciones complejas y transformaciones matemáticas. Para dichas tareas, las CPUs tradicionales resultan ineficientes al requerir miles de ciclos de reloj adicionales, mientras que las unidades de procesamiento gráfico, aunque aptas para operaciones en paralelo, carecen de la precisión matemática que exigen estos procesos.
Para resolver, pues, este problema, un equipo de ingenieros de Intel apostó por dividir los grandes bloques de números en fragmentos de 32 bits, una decisión arquitectónica que les permitió mantener la precisión requerida al mismo tiempo que también obtenían velocidad y capacidad de procesamiento en paralelo, dado que los circuitos aritméticos de 32 bits ocupan menos espacio físico que los componentes de 64 bits habituales en la industria tecnológica.
Fabricado con tecnología FinFET de tres nanómetros, el procesador Heracles es el primero de Intel que permite procesar, a una velocidad razonable, datos encriptados sin requerir su desencriptación, aunque ello sea a costa del tamaño, puesto que multiplica por veinte el tamaño de los chips de investigación previos, e incorpora refrigeración líquida junto a dos módulos de memoria de 24 gigabytes.
Su estructura central se compone de 64 núcleos dispuestos en forma de cuadrícula, conectados mediante una red interna que facilita la transferencia de datos a 9,6 terabytes por segundo. Para evitar cuellos de botella en el sistema, ejecuta tres flujos de instrucciones sincronizados que se encargan de mover datos internos, trasladar información externa y realizar los cálculos matemáticos de manera simultánea.
Además, y en paralelo al desarrollo de componentes físicos, otros participantes en el programa inicial de DARPA se centraron en el soporte de software para este chip, desarrollando, por ejemplo, un modelo de lenguaje encriptado denominado BERT, basado en la arquitectura de transformadores (la misma base con la que trabajan los modelos de lenguaje de inteligencia artificial generativa) y con un tamaño equivalente a la décima parte de los modelos de lenguaje de IA más compactos del mercado.
Durante la Conferencia Internacional de Circuitos de Estado Sólido celebrada este pasado mes de febrero en San Francisco (California, Estados Unidos), Intel expuso el funcionamiento práctico de su chip con la simulación de verificación de un voto electoral, un contenido sensible al que nadie, excepto el ciudadano que lo ha emitido, debería tener acceso.
En aquella ocasión, el procesador completó la consulta en 14 microsegundos, frente a los 15 milisegundos que requirió un servidor estándar. Para entender la diferencia entre ambas magnitudes, debemos saber que un milisegundo es una milésima parte (10-3), mientras que un microsegundo es una millonésima parte (10-6).
En proyecciones a gran escala, la verificación de cien millones de registros con el chip Heracles operando a 1,2 gigahercios se redujo a 23 minutos, frente a los más de 17 días de procesamiento con una CPU de servidor tradicional, lo que significa una mejora de entre 1.074 y 5.547 veces en diversas operaciones dependiendo del equilibrio entre el movimiento de datos y el cálculo matemático, según detallan en este artículo de IEEE Spectrum.
Hasta el momento, Intel no ha comunicado planes de comercialización para esta arquitectura, ya que todavía queda trabajo por hacer: optimizar el soporte lógico, explorar problemas matemáticos de mayor magnitud, y evaluar mejoras estructurales para una potencial segunda generación.
